在晶圓制造中，良率的管理和提升是一個(gè)復(fù)雜而持續(xù)的過程，需要在工藝、設(shè)計(jì)、材料、設(shè)備等多個(gè)方面進(jìn)行綜合的優(yōu)化和管理。通過數(shù)據(jù)的分析、持續(xù)改進(jìn)的策略、客戶協(xié)同的優(yōu)化，最終實(shí)現(xiàn)良率的最大化，提高產(chǎn)品質(zhì)量和產(chǎn)線效率。

在全球科技飛速發(fā)展的背景下，RISC-V與人工智能（AI）的結(jié)合成為了業(yè)內(nèi)關(guān)注的焦點(diǎn)，8月19日，第四屆滴水湖中國(guó)RISC-V產(chǎn)業(yè)論壇在上海臨港滴水湖畔召開，北京大學(xué)講席教授、RISC-V國(guó)際基金會(huì)人工智能與機(jī)器學(xué)習(xí)專委會(huì)主席謝濤發(fā)表了《萬(wàn)物智聯(lián)時(shí)代RISC-V+AI之路》演講，分析了RISC-V與AI技術(shù)的結(jié)合及其發(fā)……

晶圓測(cè)試（CP）屬于“晶圓級(jí)”工藝，數(shù)千顆甚至數(shù)萬(wàn)顆裸芯片高度集成于一張晶圓上，對(duì)測(cè)試作業(yè)的潔凈等級(jí)、作業(yè)的精細(xì)程度、大數(shù)據(jù)的分析能力等要求較高，因此技術(shù)實(shí)力較強(qiáng)的測(cè)試廠商通過精益生產(chǎn)能夠?qū)崿F(xiàn)更好的效益，拉開與其他對(duì)手的差距。

臺(tái)積電的CoWoS（Chip On Wafer On Substrate）技術(shù)是一種先進(jìn)的半導(dǎo)體封裝技術(shù)，旨在提升集成電路的性能、減小封裝尺寸，并有效降低功耗。CoWoS技術(shù)通過在一個(gè)硅中介層（Interposer）上集成多個(gè)芯片（或芯片組），形成一個(gè)高性能的封裝解決方案。該技術(shù)主要應(yīng)用于需要高帶寬和低延遲的高性能計(jì)算……

半導(dǎo)體制造工藝中的刻蝕是利用物理和(/或)化學(xué)方法有選擇性地從晶圓表面去除不必要材料的過程。刻蝕工藝通常位于光刻工藝之后，利用刻蝕工藝對(duì)定義圖形的光阻層侵蝕少而對(duì)目標(biāo)材料侵蝕大的特點(diǎn)，從而完成圖形轉(zhuǎn)移的工藝步驟。刻蝕工藝主要分為干法和濕法兩種。

晶圓制造工藝是一個(gè)非常復(fù)雜的過程，特別是在3納米制程中，挑戰(zhàn)會(huì)更加顯著。讓我們一步步來(lái)理解EUV（極紫外光刻）多重圖案（Multi-Patterning）技術(shù)在實(shí)現(xiàn)圖案分辨率時(shí)所面臨的挑戰(zhàn)。

集成電路采用LOCOS（Local Oxidation of Silicon）工藝時(shí)會(huì)出現(xiàn)“鳥喙效應(yīng)”（bird beak），這是一種在氧化硅生長(zhǎng)過程中，由于氧化物側(cè)向擴(kuò)展引起的現(xiàn)象。

根據(jù)《中國(guó)戰(zhàn)略性新興產(chǎn)業(yè)：新材料(第三代半導(dǎo)體材料)》，與硅相比，碳化硅擁有更為優(yōu)越的電氣特性:

在集成電路生產(chǎn)過程中，晶圓背面二氧化硅邊緣腐蝕現(xiàn)象是一個(gè)常見但復(fù)雜的問題。每個(gè)環(huán)節(jié)都有可能成為晶圓背面二氧化硅邊緣腐蝕的誘因，因此需要在生產(chǎn)中嚴(yán)格控制每個(gè)工藝參數(shù)，尤其是對(duì)邊緣區(qū)域的處理，以減少這種現(xiàn)象的發(fā)生。

海思的名字從何而來(lái)？HiSilicon來(lái)自Huawei Silicon的縮寫。海既是Hi的諧音，又有深邃的意思，加上“思”與“silicon”發(fā)音近似，所以中文取名海思。

歐美→日本、韓國(guó)和中國(guó)臺(tái)灣→中國(guó)大陸→東南亞等。最近5年，由于東南亞具備人口紅利、勞動(dòng)力成本、巨大的需求等優(yōu)勢(shì)，中低端的電子產(chǎn)業(yè)逐漸從中國(guó)大陸轉(zhuǎn)移到越南等東南亞國(guó)家。下面以越南為例。

張忠謀，臺(tái)灣晶圓制造之開創(chuàng)者也。祖籍浙江寧波，少時(shí)聰慧好學(xué)，天資卓絕。生于1931年，家道書香，父母敦教，讀書不輟。然抗戰(zhàn)時(shí)期，民生艱難，輾轉(zhuǎn)避亂，然其志不改，學(xué)業(yè)精進(jìn)。